L-elevato sviluppo e la complessa circuiteria dei circuiti ricetrasmittenti nei dispositivi 5G richiede l-impiego di timing alla massima precisione.
Questo perche i clock possono essere alquanto modificati inavvertitamente prima di raggiungere l-ingresso voluto. Per evitare qualunque problema sul clock, quindi si usano dei circuiti integrati chiamati DPLL (digital phase locked loops) che riducono specificatamente il jitter con una qualunque referenza esterna al circuito(clock). Percui con l’insieme delle funzioni svolte dal Dpll si mira a sincronizzare le varie parti del circuito 5G e nel caso ad esempio dell-integrato AD9546 si ha una sincronizzazione ‘sicura’ tra gli 1Hz-750 Mhz per gli usi piu disparati. Ad esempio nelle stazioni a micro-macro celle,Otn e Sdh trova largo impiego l-uso dei DPLL.
Links
Analog AD9546
